專為處理複雜多 IP 設計的 IC 工程師打造
智慧 Verilog 視覺化
載入並解析複雜的 Verilog 專案，以針對多 IP SoC 設計打造的視覺化方式呈現結構與連線。
高效率程式碼導覽
透過整合式交叉參照追蹤，在定義、參照與實例之間快速切換。
自動化問題偵測
自動找出多種連線問題，包括跨階層未連線的 ports。
智慧連線修復
透過跨階層實例連結與智慧自動連線，修復連線問題。
互動式時脈／重置信號樹檢視
以可直接用於簡報展示的互動式示意圖，呈現時脈樹與重置樹結構。
連線對應分析
一鍵偵測、視覺化並修復連線問題。
智慧建議標示從定義到實例的完整路徑，讓工程師在數秒內完成驗證，而非耗費數小時除錯。
智慧建議
即時為偵測到的問題提出修正建議，標示從來源定義、實例、相關 port 定義到建議目標 port 的完整路徑。
一鍵修正
一鍵套用已驗證的修正，將除錯時間從數小時縮短至數秒。
使用者掌控
亦支援自訂修正工具，讓工程師完整掌控手動修正流程。
實例連結編輯器
專為複雜 SoC 階層打造的連線管理功能。
- 即時 port 連結
跨階層連結任意兩個實例之間的 port。
- 智慧自動連線
透過智慧路徑分析，自動補齊中間連線。
- 跨階層支援
在多個設計階層之間進行智慧連線。
- 自動修復
自動偵測並修復中斷的連線，並驗證每項修復結果。
進階功能
視覺化時脈／重置信號樹分析
核心能力
即時產生專業視覺化圖表
直接從 Verilog 原始碼自動產生時脈／重置信號樹示意圖。
互動式控制
RTL 樹狀檢視、訊號路徑追蹤、縮放控制與 PDF 匯出。
程式碼整合
任一節點或訊號，皆可直接跳至對應原始碼。
